職責范圍

負責ASIC設計驗證的所有方面-制定驗證策略，構建最新的測試平臺，開發詳細的測試計劃和測試用例，進行回歸和跟蹤狀態，推動覆蓋范圍關閉以及執行仿真計劃；

與架構和設計團隊緊密合作，提供經過全面驗證的設計，以實現無缺陷的流片；

參與后期硅的開發和驗證。

資格

5年以上的復雜高速數字IC設計驗證經驗，涉及ASIC設計驗證流程的所有階段；

在高度動態的環境中管理IC設計驗證團隊的成功記錄，具有多個成功的復雜ASIC磁帶輸出；

要求擁有電氣工程或計算機工程師或相關領域的學士學位；碩士或博士學位學位加分；

Verilog，SystemVerilog，UVM，腳本語言（Perl）的豐富工作知識

具有Synopsys或Cadence的標準EDA工具的經驗；

熟悉高級驗證方法；

具有復雜網絡ASIC設計驗證的經驗，具有網絡協議和RFC的知識以及具有仿真平臺（Synopsys Zebu或Cadence Palladium）的經驗非常重要。

薪水福利

我們提供極具競爭力的薪水，可觀的股票權益以及慷慨的薪水福利計劃。

工作地點

上海張江或深圳南山。